Le bus SPI a principalement les caractéristiques suivantes

1. Aoptez le mode de contrôle du mode maître-esclave (maître-esclave), prenez en charge un seul maître et plusieurs esclaves. SPI stipule que la communication entre deux appareils SPI doit être contrôlée par l'appareil maître Maître pour contrôler l'appareil esclave Esclave. Modules sans fil Lora C'est-à-dire que si le FPGA est l'hôte, que le FPGA envoie des données à la puce ou reçoive des données de la puce, le signal de sélection de puce CS et le signal d'horloge série SCK doivent être générés par le FPGA lors de l'écriture de la logique Verilog. Dans le même temps, un maître peut définir plusieurs sélections de puces (Chip Select) pour contrôler plusieurs esclaves. Le protocole SPI stipule également que l'horloge de l'appareil esclave est fournie par le maître à l'esclave via la broche SCK. L'esclave lui-même ne peut pas générer ou contrôler l'horloge. Sans l'horloge, l'esclave ne peut pas fonctionner normalement. La structure typique d'un seul maître et de plusieurs esclaves est illustrée dans la figure ci-dessous

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2. Le bus SPI transmet également le signal d'horloge lors de la transmission des données, de sorte que le protocole SPI est un protocole de transmission synchrone (synchrone). Le maître générera des impulsions d'horloge correspondantes en fonction des données à échanger pour former un signal d'horloge. Le signal d'horloge contrôle le moment où les deux dispositifs SPI échangent des données et quand échantillonner les données reçues via la polarité d'horloge (CPOL) et la phase d'horloge (CPHA Assurez-vous que les données sont transmises de manière synchrone entre les deux appareils.

3. Le protocole de bus SPI est un protocole de communication série en duplex intégral.Lors de la transmission de données, le bit haut vient en premier et le bit bas vient après. Le protocole SPI stipule qu'un appareil SPI ne peut pas uniquement agir en tant qu'émetteur (émetteur) ou récepteur (récepteur) lors de la communication de données. Lorsque le module lora signal de sélection de puce CS est 0, le dispositif SPI enverra et recevra des données à 1 bit dans chaque cycle d'horloge, ce qui équivaut à l'échange de données à 1 bit. Transmission de données bit haut en premier, bit bas après (MSB en premier). Le schéma de transmission de données interne de la structure maître-esclave SPI est illustré dans la figure ci-dessous

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